返回首页
LLM与智能体重塑芯片设计？AI赋能芯片设计发展新趋势 | CNCC2026
【AI赋能芯片设计新方法与新模式】论坛旨在探讨大模型与智能体在RTL生成、验证、芯粒架构、高速接口与EDA工具链中的落地路径，覆盖方法、边界与可信交付，为AI时代芯片设计自动化梳理现状、瓶颈与未来路线。
论坛简介
随着芯片设计复杂度与流片成本呈指数级上升，传统以经验规则和人工迭代为主的设计方法正面临前所未有的挑战。一方面，先进工艺节点下设计规则、互连与签核（sign-off）约束不断叠加，后端物理实现耗时长、迭代代价巨大；另一方面，从架构探索、RTL编码、验证调试验证到物理实现，每一环节均高度依赖稀缺的高级工程师经验，人才瓶颈与项目周期之间的张力已成为制约芯片产品上市的决定性因素。
大模型，特别是智能体（Agent）技术的兴起，为芯片设计自动化开辟了全新范式。近年来，LLM在RTL生成、验证用例自动生成、覆盖率收敛、物理调参与EDA工具调度等方向取得了一系列进展，但同时也带来了可控性、可信交付、与现有EDA流程融合以及工程治理体系等系统性挑战。在大模型驱动2.5D/3D芯粒加速架构、国产高速接口IP与数字EDA平台快速演进的产业背景下，亟需学术界与工业界共同厘清当前的能力边界与落地路径。
本论坛邀请来自高校与产业界的专家，从LLM在数字前端设计中的可控介入、基于2.5D/3D封装的智能体加速架构、AI驱动的芯片验证新范式、AI时代的高带宽内存与高速互联IP、以及AI与EDA共生演进等维度，系统梳理智能化芯片设计的当前进展、瓶颈与未来路线图，为推动领域交叉与创新突破提供有益参考。
日程安排
顺序 主题 主讲嘉宾 单位 1 LLM在数字芯片设计中的可控介入点：方法、边界与预期 邸志雄 西南交通大学 2 2.5D/3D智能体加速架构与AI辅助设计方法 贾天宇 北京大学 3 AI驱动芯片验证：UCAgent智能体在香山处理器中的实践 姚治成 中国科学院计算技术研究所 4 突破DDR和Serdes速度极限，打造AI大模型高带宽内存和高速互联引擎 王刚 芯动科技 5 AI与EDA共生演进，思尔芯数字EDA赋能大规模芯片创新 梁建忠 上海思尔芯技术股份有限公司 6 Panel环节 邸志雄 西南交通大学 贾天宇 北京大学 姚治成 中国科学院计算技术研究所 王刚 芯动科技 梁建忠 上海思尔芯技术股份有限公司 论坛主席： 北京大学研究员 个人简介｜北京大学集成电路学院研究员、博士生导师，博雅青年学者，国家级青年人才，北京大学集成电路设计系副主任，EDA² AI标准委员会副主席。获美国西北大学博士，曾任哈佛大学博士后、卡耐基梅隆大学助理研究教授。研究兴趣为智能计算芯片架构与智能体应用，在“芯片设计奥林匹克会议”ISSCC等发表前沿文章100余篇，担任IEEE Computer Architecture Letters副主编，曾获ISLPED、ISEDA最佳论文奖、EDA²青年科技奖、北京大学杨芙清-王阳元院士奖教金特等奖等。 论坛讲者： 西南交通大学副教授 个人简介｜邸志雄，副教授、博士生导师；EDA² AI标准委员会主席，西南交通大学集成电路科学与工程学院副院长。研究方向为集成电路自动化设计方法（EDA）、2.5D/3D FPGA工具设计、LLM4EDA等。担任EDA² AI SC主席，FPT、ISICAS等学术会议TPC，获2022年教育部-华为“智能基座”优秀教师、四川省教学成果奖特等奖等。 报告题目｜LLM在数字芯片设计中的可控介入点：方法、边界与预期 报告摘要｜本次分享涵盖LLM驱动的RTL生成与验证闭环、物理实现后端调参辅助、工程结论可信性保障，以及EDA-Agent治理体系建设，聚焦从单点工具突破到全流程整合的系统性路径，探讨LLM在数字芯片设计与实现中的角色、落地边界与可信交付机制。 CCF杰出会员，北京大学研究员 个人简介｜北京大学集成电路学院研究员、博士生导师，博雅青年学者，国家级青年人才，北京大学集成电路设计系副主任，EDA² AI标准委员会副主席。获美国西北大学博士，曾任哈佛大学博士后、卡耐基梅隆大学助理研究教授。研究兴趣为智能计算芯片架构与智能体应用，在“芯片设计奥林匹克会议”ISSCC等发表前沿文章100余篇，担任IEEE Computer Architecture Letters副主编，曾获ISLPED、ISEDA最佳论文奖、EDA²青年科技奖、北京大学杨芙清-王阳元院士奖教金特等奖等。 报告题目｜2.5D/3D智能体加速架构与AI辅助设计方法 报告摘要｜智能体大模型（Agentic LLMs）的兴起对芯片设计提出了全新挑战——多任务并行、动态资源竞争与实时响应需求，使传统芯片架构在可扩展性与灵活性上日益捉襟见肘。本报告聚焦基于2.5D封装的智能体加速芯粒架构及其AI辅助设计方法，从架构创新与设计自动化两个维度展开：架构层面提出面向智能体大模型的芯粒架构，通过资源分区与动态调度实现多芯粒间的高效协同与按需分配；方法论层面提出AgenticDSE多智能体设计空间探索框架，引入多阶段贝叶斯优化，加速芯粒加速器的架构搜索与参数调优。二者构成从“硬件架构创新”到“设计方法赋能”的闭环。 中国科学院计算技术研究所工程师 个人简介｜博士，中国科学院计算技术研究所工程师，万众一芯开源项目负责人。主要研究方向为AI智能体、数字芯片验证、计算机系统结构、云计算等。代表性工作有UCAgent/Software-Native Hardware Verification等，把软件思路应用到芯片验证，基于LLM大幅提升验证效率，在ISCA等国际顶会发表。 报告题目｜AI驱动芯片验证：UCAgent智能体在香山处理器中的实践 报告摘要｜芯片验证已占据前端设计70%以上的时间与成本，且严重依赖资深工程师经验，人才稀缺使准入门槛居高不下，成为制约产品上市时间的决定性瓶颈。本报告提出并实现基于Python生态与AI Agent协同的验证加速方案：以Picker工具打通电路信号与Python高级语言的实时联通，最大化AI与电路的语义对齐与动态交互效率；构建UCAgent智能体框架，使其理解自然语言验证需求、自主生成并执行针对性验证用例、可分析Bug根因并给出修改建议。实践结果表明该方案可有效降低综合成本与技术门槛，为后摩尔时代的芯片开发提供高效、敏捷的基础设施范式。 芯动科技市场运营副总裁 个人简介｜芯动科技市场运营副总裁。四川大学硕士毕业，先后任职华为、中国信科集团，深耕研发与市场领域，具备丰富的技术开发与市场拓展实战经验。现任芯动科技市场运营副总裁，专注半导体IP与定制芯片业务的商业化运营与市场战略布局。 报告题目｜突破DDR和Serdes速度极限，打造AI大模型高带宽内存和高速互联引擎 报告摘要｜AI算力与内存带宽“剪刀差”持续扩大，内存带宽成为AI性能主要瓶颈，高速互联面临信号完整性、封装等多重设计挑战。本报告介绍一站式国产高速IP解决方案：包含LPDDR6/HBM4/GDDR7/PCIe6/112G Serdes/UCIe等高速接口IP，覆盖端、边、云场景，助力AI芯片产业发展。 上海思尔芯技术股份有限公司资深副总裁 个人简介｜思尔芯（S2C）的创始员工之一，于2004年加入公司，现任资深副总裁，领导国内客户销售、产品销售与技术支持团队。在此之前，他曾在Cadence和Avanti（后被Synopsys并购）任职，在EDA行业深耕二十多年，主导推动了多个重大IP和芯片设计服务项目的成功落地，有着丰富的实战经验。他拥有西安电子科技大学通信工程学士学位、华东理工大学MBA学位，目前正在中国科学院攻读金融博士学位。 报告题目｜AI与EDA共生演进，思尔芯数字EDA赋能大规模芯片创新 报告摘要｜ 缺少报告摘要 欢迎参加CNCC2026 CNCC是一个宏观论述技术趋势的大会，具有规格高、规模大、内容丰富等特点，会议形式包括大会特邀报告、大会论坛、专题论坛、特色活动及展览。大会汇聚两院院士、国内外顶尖学者、知名企业家等亲临大会，展望前沿趋势，分享创新成果。ACM、IEEE CS、IPSJ、KIISE等国际计算机组织的代表也多次获邀现场参加这一盛会。CNCC2026将于10月21-24日在四川省成都市举办，大会主题是“数聚驱动，智算未来”，欢迎各界前来参会。
京公网安备 11010802032778号
