从语言到电路：Verilog大模型的技术边界与挑战 | CNCC

浙江大学研究员

浙江大学研究员，博士毕业于香港中文大学计算机科学与工程系。主要研究人工智能软硬件安全与测试，发表学术论文约30篇，其中一作/通讯18篇。长期担任国际顶级会议程序委员会委员（ICML、NeurIPS、ICCAD、DATE，EuroS&P等）及顶级期刊审稿人（TCAS-I等）。博士论文获2022亚洲测试会议最佳博士论文奖、IEEE TTTC E. J. McCluskey博士论文奖决赛第三名，并获阿里巴巴AIR优秀学术合作奖。主持及参与纵向项目6项，授权发明专利3项。

论坛共同主席

浙江大学研究员

国家级高层次青年人才、启真优秀青年学者。2022年获香港中文大学博士学位，并在康奈尔大学从事博士后研究。研究方向涵盖AI辅助EDA、设计空间探索、AI芯片、大模型与计算光刻。近五年发表顶会顶刊论文50余篇，两度获ICCAD最佳论文奖（大陆高校首次以第一单位获奖），并获华为火花奖、DATE最佳论文提名、ICCAD科研竞赛奖。担任CCF集成电路设计专委执行委员及DAC、ICCAD、TCAD等会议期刊评审。

论坛讲者

香港中文大学教授

香港中文大学计算机科学与工程学系教授，国家高层次人才。他在电子设计自动化（EDA）、硬件安全和近似计算等领域发表论文200余篇，获得包括DATE最佳论文奖以及ICCAD十年回溯最具影响力奖。迄今为止，他共指导了约 20 名博士生，其中多位学生荣获 EDAA 杰出论文奖（Outstanding Dissertation Award）和 IEEE TTTC 博士论文奖（Doctoral Thesis Award）。

报告题目：Verilog需要怎样的大模型 - 为什么通用LLM不够用？

摘要：随着大语言模型（LLM）在代码生成等领域的突出表现，学术界和工业界也积极探索其在芯片设计、尤其是Verilog代码生成中的应用。然而，与通用程序语言不同，芯片设计对性能、功耗和面积（PPA）的严格要求，使得仅凭借通用LLM的直接应用难以实现高质量的设计结果。究其原因，通用LLM缺乏针对电路逻辑严谨性与设计空间探索的优化机制，难以有效地捕获设计的动态信息并实现多目标平衡。本报告指出，唯有构建专门针对Verilog语言及其设计流程的智能体（agent），并引入具备电路逻辑与结构信息的专用大电路模型（LCM），才能有效弥补通用LLM在设计质量上的不足，真正推动芯片设计智能化的发展。

华为可信计算首席科学家

佛罗里达大学名誉教授，IEEE硬件安全与可信专委会联席主席。他的研究领域主要涉及软硬件协同安全和新兴集成电路安全，包括硬件支持的系统安全，集成电路产业链安全，以及可信自动化等。他撰写了集成电路安全一书，同时在国际知名期刊和杂志上发表了超过200篇论文，是亚洲硬件安全年会的联合创办人。他目前是IEEE设计自动化委员会的杰出讲师。他的论文获得了多项最佳论文奖，他本人也获得包括美国能源部和美国海军在内的多项杰出青年教授奖。

报告题目：基于LLM的高质量Verilog代码生成

摘要：随着大语言模型（LLM）在硬件设计领域的快速发展，其在设计自动化方面展现出显著潜力。然而，硬件设计任务对功能正确性、物理资源约束及安全性有着严格要求，这使得LLM在实际应用过程中仍面临诸多挑战。本报告聚焦于如何利用LLM生成符合设计要求的高质量Verilog代码，结合团队研究成果提出了未来可能的研究方向，旨在推动LLM在硬件设计中的应用与进一步发展。同时，我们开源了多个数据集与模型以助力LLM辅助硬件设计自动化领域的生态建设。

中国科学院计算技术研究所研究员 

中国科学院计算技术研究所智能处理器研究中心及处理器芯片重点实验室研究员、博士生导师，致力于智能计算系统领域，国家级青年人才、中科院青年人才。胡杏发表了 40+ 篇 CCF A 类国际论文，涉及体系结构与人工智能诸多旗舰会议（如 ISCA、ASPLOS、MICRO、HPCA、NeurIPS、ICML）。代表性工作包括多项高性能、可扩展的智能处理器与安全防护架构设计，如 Cambricon-G 动态图神经网络加速器、ScaleCert 对抗补丁认证方案，以及针对自动代码生成、大模型辅助硬件设计等领域的前沿探索。担任 MICRO、ISCA、HPCA、DAC、NeurIPS、ICML 等国际会议的程序委员会成员，积极参与学术组织与评审工作，并担任多家顶级学术期刊审稿人。

报告题目：智能技术驱动的自动逻辑设计

摘要：处理器作为通用计算的核心物理载体，完成从功能描述到电路设计的处理器逻辑设计过程面临双重挑战：高度依赖专家经验与设计复杂度指数级增长。自动逻辑设计技术不仅对电子设计自动化（EDA）具有革命性意义，更在极致精度约束下验证了智能技术的逻辑推理能力。本报告将从电路自主设计、架构自主设计、基础软件栈自主优化等层面系统地介绍我们在处理器自动逻辑设计领域的“启蒙”和CodeV系列工作、以及如何紧密融合硬件语义先验和布尔逻辑搜索的初步思考。

东南大学青年首席教授

东南大学集成电路学院青年首席教授，国家高层次青年人才，ACM SIGBED 中国区 Rising Star。博士毕业于英国约克大学计算机系统研究组，师从系统安全专家 Neil Audley 和英国皇家工程院院士 Alan Burns。曾任瑞萨欧洲研发中心芯片架构师，主持设计全球首个28nm跨域ASIL-D汽车芯片RH850/U2；后在ARM任高级芯片设计师，并于剑桥大学任博士后。研究聚焦处理器、总线与I/O安全，成果应用于Cortex-R52+处理器、Genesis（3nm）等商业芯片。近五年以一作/通讯发表CCF-A论文40余篇。

报告题目：Agile HW Design and Verification with LLMs: Innovations & Challenge

摘要：随着半导体系统复杂度的不断攀升，面向特定应用的领域专用架构迅速涌现，给传统芯片设计与验证流程带来了前所未有的挑战。尤其是验证环节，往往占据超过一半的开发周期，造成成本高企、周期冗长、效率受限。同时，以 GPT-4、Claude、DeepSeek-R1 为代表的大语言模型（LLM）在代码生成与自动推理等任务中展现出变革性潜力，正在为硬件设计自动化带来新的机遇。近期研究以及我们的实践表明，LLM 已能够在 RTL 生成、功能验证、调试以及设计空间探索等任务中发挥重要作用。在本次报告中，我们将介绍由 LLM 驱动的新兴方法，重点展示我们提出的 ChatDV 框架——首个面向芯片验证的大模型智能体，并分析 LLM 应用于芯片设计自动化所面临的数据稀缺、上下文长度受限、幻觉等关键挑战。最后，我们将展望 LLM 与下一代 EDA 工作流的深度融合，描绘智能化、可扩展且高效的硬件开发新范式。

上海交通大学长聘教轨副教授

上海交通大学计算机学院长聘教轨副教授，博士生导师，上海人工智能实验室副研究员，上海市领军人才。长期从事智能计算的软硬件设计、类脑计算、计算机体系结构、EDA等相关的研究。在相关领域发表接收论文百余篇，包括Nature子刊等。获得领域内顶级学术会议最佳论文奖(DATE-22)与最佳论文提名(DAC-25、ICCD-23)。研究受到国家自然科学基金，科技部，华为，微软亚洲研究院等资助。 担当领域内顶刊IEEE TCAD副编辑，并长期担当相关顶级会议(DAC、ICCAD等)技术程序委员会成员。

报告题目：基于大语言模型的Verilog代码生成：从缓解幻觉到强化学习

摘要：近年来，大语言模型在代码生成上取得了显著成功，但在硬件描述语言代码的生成任务中，仍面临着“幻觉”（hallucination）频发和与人类工程师实践“不对齐”的挑战。为解决此问题，我们首先对Verilog代码生成中的幻觉进行了系统化的诊断，并提出了针对性的缓解策略。通过思维链，模型能够更准确地理解状态图、波形图等符号输入；同时，通过构建对齐工程师设计习惯的高质量数据集，有效缓解了知识与逻辑层面的幻觉，为生成可靠代码奠定了基础。

在此之上，为了让模型具备自我纠错能力，后续研究引入了推理增强的代码修复机制。该机制允许模型在生成代码后，根据环境反馈进行自我反思和迭代修正，从而修复潜在的语法及功能错误，标志着模型从单一的“代码生成器”向具备初步调试能力的“设计伙伴”演进。然而，上述方法依赖的监督微调范式只能帮助模型记忆数据，难以提升泛化性。为突破这一瓶颈，我们将强化学习系统性地应用于Verilog代码生成。该框架通过构建包含丰富测试样例的大规模数据集Veribench-53K，让模型直接从仿真成功与否的反馈信号中学习。同时，通过创新的强化学习方法优化，有效解决了RL训练过程中的奖励稀疏和不稳定的核心难题。综上，这一系列从“诊断与对齐”、到“反思与修复”、再到“强化与验证”的演进路径，显著提升了语言模型在VerilogEval等关键基准上的功能正确性，为未来实现更加可靠、自动化的硬件设计提供了理论与实践基础。

CNCC2025将于10月22-25日在哈尔滨举办。专题论坛将在往年多样化主题的基础上，首次通过“基础-前沿-未来”的一体化设计，满足不同背景参会者的需求，构建从知识获取到创新激发的完整路径，打造系统化、进阶式的参会体验。重点设置9大主题板块，每个主题板块的专题论坛由三大核心模块组成：面向前沿领域的体系性Tutorial、聚焦前沿突破的专题论坛以及探讨未来发展路径的思辨论坛。