编者寄语

集成芯片和芯粒(Chiplet)作为“后摩尔时代”集成电路行业的一项变革性技术,受到越来越多的关注。该技术通过半导体精密加工技术将若干芯粒集成在一起,形成更大规模的芯片,以降低大规模芯片设计与制造的成本和周期。近年来,国际上主要芯片厂商如Intel、AMD、Nvdia、苹果以及我国华为、寒武纪等公司的旗舰处理器产品均使用了该技术。美国DARPA等组织从2016年起也在该领域连续立项。面向芯粒互连的开放式业界标准UCIe和联盟也已形成。

对我国而言,集成芯片和芯粒技术也提供了一条利用低世代工艺研制高性能芯片的新路线。近几年关于芯粒技术的研究不断增加,越来越多的创新工作持续推动集成电路技术发展。CCF集成电路设计专业委员会基于CCF数字图书馆推出本次《集成芯片和Chiplet芯粒技术》专题,讨论该项技术的最新动态。本期专题从不同视角组织了8项数字资源,覆盖了芯粒技术的基础介绍、应用场景以及挑战与展望,为该技术领域的探索抛砖引玉。


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芯粒(chiplet)设计技术——促进芯片的敏捷开发-panel

芯粒设计技术将是未来 10 到 20 年集成电路领域最重要的发展成果。通过芯粒的复用,专用芯片的设计周 期、良率与成本将进一步降低。目前,越来越多的半导体器件都开始采用芯粒技术。随着芯粒技术逐渐进入学 术界与工业界的视野,促进芯粒技术发展有助于在延长摩尔定律时代让我国跟上国际芯片技术前沿,通过学术 界与工业界的交流让科研与教育上为芯粒设计新方向和新趋势提前布局。

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Chiplet封装结构与通信结构综述

近年来,随着摩尔定律逼近极限,片上系统(system on chip, SoC)的发展已经遇到瓶颈.集成更多的功能单元和更大的片上存储使得芯片面积急剧增大,导致芯片良品率降低,进而增加了成本.各大研究机构和芯片制造厂商开始寻求使用先进的连接和封装技术,将原先的芯片拆成多个体积更小、产量更高且更具成本效益的小芯片(Chiplet)再封装起来,这种封装技术类似于芯片的系统级封装(system in package, SiP).目前Chiplet的封装方式没有统一的标准,可行的方案有通过硅桥进行芯片的拼接或是通过中介层进行芯片的连接等,按照封装结构可以分为2D,2.5D,3D.通过归纳整理目前已发布的小芯片产品,讨论了各个结构的优缺点.除此之外,多个小芯片之间的通信结构也是研究的重点,传统的总线或者片上网络(network on chip, NoC)在Chiplet上如何实现,总结遇到的挑战和现有解决方案.最后通过对现有技术的讨论,探索以后小芯片发展的趋势和方向.

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基于Chiplet的处理器体系结构

机器人处理器是一个全新的芯片种类,他需要支持机器人应用所涉及到的主要功能的加速。 机器人处理信息的流程,可以抽象为感知 - 判定 - 决策 - 行动四个步骤,我们提出了 Dadu、Dadu-P、 77 Dadu-CD 等多种异构并行架构,加速机器人上运行的核心处理步骤,并在国际上率先研制了 Dadu 系 列机器人处理器芯片,实现了核心算法的加速。并探索使用芯粒集成的方法,快速扩展芯片功能,降低芯片设计周期和制造成本。

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多芯粒集成的存算一体电路与系统

随着人工智能芯片的飞速发展,基于经典数字超大规模集成电路和高性能处理器的设计方法已经遇到存储墙和功耗墙的瓶颈。基于存算一体电路的非冯架构有望突破上述瓶颈。目前,单芯片存算一体的规模与数字VLSI仍有差距。本报告将介绍通过一款完成流片验证的多芯粒集成的存算一体系统,具体包括:1)面向存算一体的低功耗、低位宽AI芯片的算法-电路-架构协同设计,2)多芯粒视角下的“存内计算”与“存边计算”计算模型,3)面向片间互联的全数字可开源Die-to-Die Link PHY,4)芯粒(Chiplet)间AI算法的映射方法与数据流优化。

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一种基于Chiplet集成技术的超高阶路由器设计

高带宽、低延迟的高阶路由器对于构建大规模可扩展的互连网络有着重要的作用,但是受限于单个路由芯片设计复杂度的不断增加以及摩尔定律、登纳德缩放定律的放缓与停滞,在单个路由芯片上扩展更多的端口数将变得越来越难。Chiplet将多个裸片以特定的方式集成在一个高级封装内,形成具有特定功能的大芯片,以此解决芯片设计中涉及的规模、研制成本和周期等方面的问题。根据Chiplet集成技术的思想,利用已有的路由芯片,提出了一种基于Chiplet的128端口高阶路由器,这种高阶路由器内部是一个由多个Switch Die以二层胖树拓扑构成的网络。通过实际的RTL级代码仿真测试,对比于单芯片的高阶路由器设计方式,所设计的路由器在扩展了更多端口数的同时,还能够达到较好的性能。

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为各种高性能计算场景而生的Innolink Chiplet

芯动科技拥有全套高带宽DDR5/GDDR6/HBM2e/SERDES等接口技术,所有接口技术均为独立研发并享有完全自主知识产权,且经过大量国内外商业量产及验证。芯动科技Innolink Chiplet接口IP技术具备高性能、低功耗、面积小等特征,并经过量产验证。根据不同应用场景可以分别提供Die2Die(Based on GDDR6&LPDDR5 tech)、Chip2Chip(Based on GDDR6 tech)、Bord2Bord(Based on serdes tech)三种完整解决方案。

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SiP芯片平台加速KGD到Chiplet普及

Chiplet 无疑是未来芯片行业最重要的趋势之一,Chiplet 的时代到来需要解决市场订单,市 场增长需要稳定多样的供给,通用的互联和质量标准、客户的认可度,这几个因数直接又互为因果, 如何借力现有的 KGD 裸片过渡,推进 Chiplet 生态的完善,打造 SiP 芯片平台加速 Chiplet 的普及,与 大家一起探索交流。

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ISSCC2020上的Chiplet与量子计算,芯片行业的现在与未来

在ISSCC 2020上,英特尔在2月18日的SESSION 8中介绍了10nm与22FFL混合封装的Lakefield处理器,采用的是英特尔的Foveros 3D封装技术,封装尺寸为12 X 12 X 1毫米。Lakefield作为英特尔首款采用了Foveros技术的产品,能够在指甲大小的封装中取得性能、能效的优化平衡。

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“智慧教育”专题

社会计算综述与前沿

本期编委成员

林亦波

北京大学

陈迟晓

复旦大学

李华伟

CCF集成电路设计专委会 秘书长
中科院计算技术研究所

金洲

中国石油大学(北京)

梁云

北京大学

王颖

CCF集成电路设计专委会 副秘书长

中科院计算技术研究所

解壁伟

中科院计算技术研究所/鹏城实验室

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